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【2h】

Test Scheduling for Wafer-Level Test-During-Burn-In of Core-Based SoCs

机译：基于内核的SoC的晶圆级测试烧录中的测试计划

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Sudarshan Bahukudumbi; Krishnendu Chakrabarty; Richard Kacprowicz;
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年度 2010
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1. Test-Length and TAM Optimization for Wafer-Level Reduced Pin-Count Testing of Core-Based SoCs [J] . Bahukudumbi S., Chakrabarty K. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2009,第1期

机译：基于内核的SoC的晶圆级减少引脚数测试的测试长度和TAM优化
2. SIMULTANEOUS TEST SCHEDULING AND TAM BUS WIRE ASSIGNMENT FOR TEMPERATURE-DEPENDENT CORE-BASED SOC TESTING [J] . Shih-Hsu Huang, Ching-Chun Chiu, Chun-Hua Cheng, International Journal of Electrical Engineering: Transactions of the Chinese Institute of Engineers, Series E . 2016,第2期

机译：同时进行基于温度核的SOC测试的测试计划和TAM总线分配
3. A novel reconfigurable wrapper for testing of embedded core-based SOCs and its associated scheduling algorithm [J] . Sandeep Kopanne Journal of Electronic Testing: Theory and Applications: Theory and Applications . 2002,第4a5期

机译：一种用于测试基于嵌入式内核的SOC的新型可重构包装器及其关联的调度算法
4. Test Scheduling for Wafer-Level Test-During-Burn-In of Core-Based SoCs [C] . Sudarshan Bahukudumbi, Krishnendu Chakrabarty, Richard Kacprowicz Design, Automation and Test in Europe Conference . 2008

机译：基于核心的SOC的晶圆级测试期间测试调度
5. SOC test scheduling with hot-spot avoidance based on user-defined constraints. [D] . Chin, Tzuchien (James). 2005

机译：基于用户定义的约束，避免热点的SOC测试计划。
6. CMOS-MEMS Test-Key for Extracting Wafer-Level Mechanical Properties [O] . Wan-Chun Chuang, Yuh-Chung Hu, Pei-Zen Chang 2012

机译：提取晶圆级机械性能的CMOS-MEMS测试键
7. Test-Length and TAM Optimization for Wafer-Level Reduced Pin-Count Testing of Core-Based SoCs [O] . Sudarshan Bahukudumbi, Krishnendu Chakrabarty 2009

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Test Scheduling for Wafer-Level Test-During-Burn-In of Core-Based SoCs

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